• ANWENDERLEITFADEN FÜR VIERLAGIGE
    High Speed LEITERPLATTEN
  • VON: Lee Ritchey, Präsident, Speeding Edge

EINLEITUNG

Es gibt eine ständig wachsende Nachfrage nach elektronischen High Speed Produkten, bei denen Leiterplatten (PCBs) mit einer absoluten Mindest-Layer-Zahl verwendet werden. Dieser Anwenderleitfaden soll Elektronik-Ingenieuren die notwendigen Informationen an die Hand geben, damit sie ihre High Speed Produkte unter Verwendung von PCBs mit nur 4 Lagen entwerfen können.

Wenn ein Leiterplattendesigner über den Luxus vieler Signal- und Power-Layer verfügt, genießt er weitaus mehr Flexibilität bei der Signalführung und der Bereitstellung mehrerer Strom-Pfade zur Unterstützung dieser sehr schnellen Signale und Prozessoren. Bei einer 4-lagigen Leiterplatte ist diese Aufgabe aufgrund der begrenzten Anzahl von Leistungs- und Signal-Lagen, die dem Designer zur Verfügung stehen, besonders anspruchsvoll.

Die zahlreichen Forschungen und Veröffentlichungen hierzu besagen, dass es notwendig ist, eng beieinander liegende Stromversorgungs- und Masse-Layer zu haben, um die Kapazität der Power-Layer zu gewährleisten, damit breite parallele Busse wie PCI und DDR bei sehr hohen Geschwindigkeiten mit Strom versorgt werden können. Dieselben Busse funktionieren jedoch auch in vierlagigen PCBs, die keine nachweisbare interplanare Kapazität haben. Beispiele für Produkte, die bei sehr hohen Datenraten mit vierlagigen PCBs funktionieren, sind die meisten Desktop-PCs sowie Hochleistungs-Spielkonsolen wie die Microsoft XBOX 1.

Abbildung 1 zeigt den typischen Aufbau einer vierlagigen Leiterplatte mit den Ebenen L2 und L3 nahe den Außenlagen, so dass die Signale auf den beiden Außenlagen die korrekte gewünschte Impedanz aufweisen. Aufgrund dieses Aufbaus ist der Abstand zwischen den beiden Lagen ziemlich groß, in diesem Fall 48 mils (1,2 mm). Um jedoch eine brauchbare Kapazität der Ebene zu schaffen, muss der Abstand der Lagen weniger als 4 mils (0,1 mm) betragen. Es stellt sich also die Frage: Wie kann ein Hochgeschwindigkeitsdesign mit einem solchen Stackup funktionieren? Dieser Anwenderleitfaden soll diese Frage beantworten.

Abbildung 1. Ein typischer vierlagiger PCB-Stackup

DAS DESIGNPROBLEM

Das erste Problem, das auftritt, wenn ein High Speed Design keine ausreichende interplanare Kapazität zur Unterstützung der Schaltvorgänge moderner Logiksysteme aufweist, ist eine elektromagnetische Störung (EMI) aufgrund der vom Produkt abgestrahlten Hochfrequenzenergie. Wenn große Mengen an Kapazität fehlen, können auch Logikfehler auftreten.

Um die Ursache dieses Problems zu verstehen, bietet es sich an, zu untersuchen, was passiert, wenn Signale mit hoher Datenrate von einer logischen 0 zu einer logischen 1 wechseln. Die meisten CMOS-Logiksignale sind in Reihe geschaltet, wie in Abbildung 2 dargestellt.

Abbildung 2. Ein typisches series-terminated CMOS-Logiksignal

Wenn ein logischer Zustand von 0 auf 1 wechselt, ist Strom oder Ladung aus dem Stromversorgungs-System erforderlich. Abbildung 3 zeigt die Spannungswellenformen am Treiberausgang (rot) und an der Last bzw. am Eingang (gelb) für die Schaltung in Abbildung 2. Wenn das Signal über die Übertragungsleitung läuft, wird seine parasitäre Kapazität auf Vdd geladen, indem Ladung von der Kapazität des Stromversorgungssystems auf die Leitungskapazität übertragen wird.

Abbildung 3. Geschaltete Spannungswellenformen für den Schaltkreis in Abbildung 2

Das Diagramm in Abbildung 4 ist die Stromwellenform, die vom Stromversorgungssystem (PDS) geliefert werden muss.

Abbildung 4. Geschaltete Spannungs- und Stromwellenformen beim Übergang von Logik 0 zu Logik 1

Um die Frequenzen zu verstehen, aus denen sich die Stromwellenform in Abbildung 4 zusammensetzt, muss man vom Zeitbereich in den Frequenzbereich konvertieren, was durch eine Fourier-Transformation erreicht wird. Abbildung 5 zeigt eine Fourier-Transformation der Schaltwellenform für den Schaltkreis in Abbildung 2 mit einer Taktfrequenz von 30 MH.

Abbildung 5. Fourier-Transformation der Stromwellenform in Abbildung 4

Die rote Wellenform in Abbildung 5 oben ist die Stromwellenform, wobei die positiv-verlaufende Auslenkung die Stromentnahme aus dem PDS beim Umschalten von 0 auf 1 und die negativ-verlaufende Auslenkung die Entladung der parasitären Kapazität der Leitung beim Umschalten von 1 auf 0 darstellt. Es gilt zu beachten, dass die erste Frequenz ca. 85 MHz beträgt. Es handelt sich nicht um eine Harmonische der 30-MHz-Taktfrequenz und es gibt keine Harmonischen der 30-Taktfrequenz im Spektrum.

Traditionelle EMI-Regeln legen nahe, dass EMI eine Funktion der Taktfrequenz ist, aber die Transformation in Abbildung 5 zeigt, dass dies nicht stimmt. Die Ereignisse, die dem Frequenzspektrum in Abbildung 5 zugrunde liegen, sind folgende: Die niedrigste Frequenz im Spektrum wird durch die Umlaufzeitverzögerung der Übertragungsleitung festgelegt, die höchste Frequenz durch die Anstiegszeit des Signals.

Diejenigen, die schon einmal EMI-Störungen erlebt haben, erkennen vielleicht das Spektrum in Abbildung 5. Der Grund dafür ist, dass, wenn die PDS-Kapazität nicht in der Lage ist, diese Ladung zu liefern, es mit diesem Frequenzspektrum zu Spannungsschwankungen (Welligkeit) bei VDD kommt. Jeder CMOS-Ausgang, der sich an einer logischen 1 befindet, verursacht einen Kurzschluss in seiner Übertragungsleitung an VDD, daher erscheinen diese Variationen auf dieser Leitung. Wenn diese Leitung aus dem Produkt austritt, dient sie ganz einfach als Antenne, strahlt ihre Energie in den Raum ab und verursacht so die EMI-Störung.

DIE LÖSUNG DES EMI-PROBLEMS

Das Power Distribution System (PDS) muss neu konzipiert werden, wenn ein EMI-Problem wie das oben beschriebene bei der Bereitstellung der benötigten Ladung auf den am Umschaltvorgang beteiligten Frequenzen auftritt. Dies bedeutet, dass dem PDS physikalische Kondensatoren mit ausreichender Kapazität hinzugefügt werden müssen, so dass der Spannungsabfall (Welligkeit) beim Entnehmen von Ladung zur Unterstützung der Schaltaktivität klein genug ist, um das EMI-Problem zu beseitigen.



Original-Ton Lee Ritchey:

"If a system fails EMI, this is a red flag that the power delivery system does not have enough of the right kinds of capacitors to support the switching events during normal operation."

Die Frequenz, bei der ein Kondensator als Ladequelle nützlich ist, wird durch seinen Wert und die inhärente parasitäre Induktivität für den Anschluss an das PDS bestimmt. Unser Problem besteht darin, dass alle echten Kondensatoren in einem schmalen Frequenzband definiert sind, das durch die ihrem Design inhärente parasitäre Induktivität begrenzt ist, zusätzlich zu der Induktivität, die beim Anschluss dieser Kondensatoren an die Leistungsebenen im PDS addiert wird.

Abbildung 6 zeigt die Ersatzschaltung eines typischen Kondensators. Es gilt zu beachten, dass drei Komponenten beteiligt sind. ESL ist die äquivalente Serieninduktivität des Kondensators (zu der die Induktivität des Montageaufbaus addiert werden muss); ESR ist der äquivalente Serienwiderstand des Kondensators (und seines Montageaufbaus) und C ist der Kondensator selbst. Diese Kombination wird häufig auch als Serienschwingkreis bezeichnet.

Abbildung 6. Ersatzschaltung eines Kondensators

Abbildung 7. Impedanz in Abhängigkeit von der Frequenz des Kondensators in Abbildung 6

Abbildung 7 zeigt die Impedanz in Abhängigkeit von der Frequenz des Kondensators in Abbildung 6. Zu beachten ist, dass sowohl bei niedrigen als auch bei hohen Frequenzen die Impedanz sehr hoch ist. Der untere Teil der Kurve wird als Reihenresonanz bezeichnet. Bei der einen Frequenz heben sich der Blindwiderstand der Induktivität und die Kapazität gegenseitig auf, und die resultierende Impedanz ist der äquivalente Serienwiderstand ESR. Bei dieser Frequenz ist es am einfachsten, Ladung auf den Kondensator aufzubringen und ihn zur Unterstützung der Schaltvorgänge zu entnehmen. Bei Werten oberhalb und unterhalb der Reihenresonanz kann der Kondensator nicht an den Schaltvorgängen teilnehmen.
Die mittlere rechte Kurve in Abbildung 8 ist ein Plot der Impedanz in Abhängigkeit von der Frequenz für die 1 uF, 0,1 uF und 0,01 uF-Kondensatoren, die in den meisten Anwendungshinweisen der IC-Hersteller üblicherweise angegeben werden. Zu beachten ist, dass der 1 uF-Kondensator eine Serienresonanz bei etwa 5 MHz hat, der 0,1 uF-Kondensator bei etwa 18 MHz und der 0,01 uF-Kondensator bei etwa 40 MHz. Diese Frequenzen gelten für die Kondensatoren, bevor sie auf eine Leiterplatte montiert werden. Die für die Verbindung mit den Leistungsebenen erforderlichen Montageaufbauten bringen zusätzliche Induktivität und verringern die Serienresonanzfrequenzen zusätzlich.

Keiner der üblicherweise spezifizierten Kondensatoren ist in der Lage, die in Abbildung 5 dargestellten Frequenzen zu liefern, was zu einer übermäßigen Welligkeit der VDD und damit zu möglichen EMI-Problemen führt.

Abbildung 8. Impedanz in Abhängigkeit von der Frequenz von 0,1 uF und 0,01 uF-Kondensatoren

Lösung des Problems der unzureichenden Kondensatorleistung

Die vorangegangene Diskussion hat gezeigt, dass die üblicherweise in Anwendungshinweisen spezifizierten Kondensatoren nicht die hochfrequenten Schaltströme liefern können, die für Hochgeschwindigkeits-Logikschaltungen erforderlich sind. Die folgende Präsentation wurde von Todd Hubing und seinen Mitarbeitern erstellt, die das Problem und seine Lösung vorstellten.

Power Bus Decoupling on Multilayer PCBs, by Todd Hubing, etal, IEEE Transactions on Electromagnetic Compatibility, Vol 7, Number 2, May 1995.

In dieser Veröffentlichung wurde gezeigt, dass die Lösung darin besteht, der Leiterplatte eine interplanare Kapazität hinzuzufügen, um die von den schnell schaltenden Schaltkreisen benötigte Ladung zu liefern. Warum funktioniert die interplanare Kapazität, Einzelkondensatoren hingegen nicht? Die Antwort lautet, dass die parasitäre Induktivität von eng beieinander liegenden Ebenenpaaren weitaus geringer ist als das, was Einzelkondensatoren erreichen können. Als Ergebnis dieser Beobachtung haben die PDS-Ingenieure PCB-Stackups entworfen, um eine ausreichende interplanare Kapazität zur Unterstützung aller schnellen Schaltvorgänge in einem Design zu gewährleisten. Die Berechnung der benötigten interplanaren Kapazität wird in Referenz 1, am Ende dieses Aufsatzes, diskutiert.

Ersetzen der fehlenden interplanaren Kapazität in vierlagigen PCBs.

Schaut man sich noch einmal Abbildung 1 an, erkannt man, dass die beiden Ebenen so weit voneinander entfernt sind, dass die Kapazität zwischen den Ebenen gering oder gar nicht vorhanden ist. Wie kann ein solches Stackup dann sehr schnelle Schaltvorgänge auf Bussen wie DDR und PCI unterstützen?

Tatsächlich ist dieses Problem den Herstellern von Prozessoren und Speicher-ICs wie Intel und AMD schon sehr lange bekannt. Und sie haben das Problem gelöst, indem sie die erforderliche Kapazität zur Unterstützung dieser Schaltvorgänge auf dem IC-Gehäuse und auf dem Die selbst bereitgestellt haben. Man muss sich die IC-Datenblätter und Anwendungshinweise anschauen, um festzustellen, ob eine solche Kapazität in den Geräten selbst vorgesehen ist oder nicht. Bei den meisten anderen Anbieter von ICs, wie z.B. FPGAs, ist dies nicht der Fall. Folglich werden Designs, die diese Art von ICs enthalten, auf einer vierlagigen Leiterplatte nicht funktionieren. In letzter Zeit haben jedoch einige der FPGA-Hersteller damit begonnen, Kondensatoren in den Die und das Gehäuse einzubauen, um die Funktion ihrer Bauelemente auf vierlagigen PCBs zu verbessern.

Zusätzliche Anmerkungen zum Hinzufügen von interplanarer Kapazität

Abbildung 9 zeigt den Aufbau eines typischen sechslagigen PCBs. Das linke Bild zeigt das Stackup im ursprünglichen Design, bei dem das Produkt aufgrund fehlender interplanarer Kapazität die EMI-Tests nicht bestanden hat. Das rechte Bild zeigt das gleiche Stackup, nachdem die nicht genutzten Bereiche der vier Signallagen mit Kupfer gefüllt wurden.

Abbildung 9. 6-Lagen-PCB-Stackup vor und nach dem Flächenfüllen der Signallagen

Abbildung 10 zeigt das Design für die sechs Lagen mit den zusätzlichen flächengefüllten Signallagen. Die Kupferfüllungen, die auf jeder der vier Signallagen aufgebracht werden, sind wiederum an entsprechenden Stromschienen befestigt, so dass die Kupferfüllungs-Stromebene nahe an einer Stromschiene mit entgegengesetzter Polarität auf der angrenzenden Leiterplattenlage liegt, wodurch ein interplanarer Kondensator entsteht, der vorher nicht vorhanden war. Auf diese Weise haben wir fünf Kondensatoren erstellt, wie in Abbildung 9 rechts dargestellt, im Gegensatz zu nur einem, wie in Abbildung 9 links. Das Ergebnis könnte möglicherweise eine Erhöhung der Ebenenkapazität von nur 0,5 nF auf mehr als 4 nF sein.

Abbildung 11 zeigt die Vorher- und Nachher-Ergebnisse eines EMI-Scans der in Abbildung 10 gezeigten Leiterplatte. Die blauen Frequenzen zeigen die EMI vor dem Hinzufügen der in Abbildung 8 gezeigten Signallagen mit Kupferfüllung und die roten Frequenzen die EMI nach dem Hinzufügen der Signallagen mit Kupferfüllung.

Bei der Anwendung dieser Art von Signallagen-Kupferfüllung ist jedoch eine gewisse Vorsicht geboten. Es gilt zu beachten, dass in Schicht 3 die hinzugefügte Kupferfüllung neben den Signalen in Schicht 4 liegt. Natürlich wird dadurch die Impedanz der Leiterbahn in L4 verändert, manchmal in einem solchen Ausmaß, dass ein Problem mit der Signalintegrität auftreten kann. Wenn also die Impedanzanpassung auf einer Leiterbahn oder Leiterbahngruppe wichtig ist, sollte man es eher vermeiden, die angrenzende Lage mit Kupfer aufzufüllen.

Abbildung 10. 6-Lagen-PCB-Design mit Signallagen-Füllung

Einschränkungen beim Design von Hochgeschwindigkeits-PCBs mit vier oder sechs Lagen

Die interplanare Kapazität in Verbindung mit eng beieinander liegenden Stromversorgungs- und Massepaaren sorgt für eine sehr niedrige Impedanz zwischen den beiden Lagen. Wenn ein Stackup mehrere Power- und Groundlagen-Paare hat, werden alle Ground-Lagen miteinander verbunden, wo immer eine Ground-Via bzw. ein Bauteil-Ground-Pin vorhanden ist. Jede VDD-Ebene ist effektiv mit ihrer jeweiligen Masseschicht mit der interplanaren Kapazität verbunden, so dass alle Ebenen bei den in den Schaltsignalen enthaltenen AC-Frequenzen miteinander verbunden sind. So ist es möglich, die Signallagen beim Routing zu wechseln, ohne dass die Gefahr besteht, dass die Rückströme einen Weg von Ebene zu Ebene finden. Wenn ein Signal eine geteilte VDD-Ebene überschreitet (z.B. um zwei oder mehr VDD-Spannungen in derselben Ebene unterzubringen), gibt es ebenfalls kein Problem.

Es gilt zu beachten, dass dies bei einer vierlagigen Leiterplatte ohne Power-Plane-Ground-Plane Kondensator nicht zutrifft. In diesem Fall müssen die Signalbahnen, um einen kontinuierlichen Pfad für den Rückstrom zu haben, auf demselben Layer beginnen und enden und dürfen keine Split-Planes überschreiten.

Abbildung 11. Vor und nach dem EMI-Scan der Leiterplatte in Abbildung 9

Zusammenfassung

Wenn man diese sorgfältig erstellten Richtlinien befolgt, ist es in der Tat möglich, hochlagige PCBs durch vierlagige PCBs zu ersetzen. Und für die heutigen Anforderungen an Hochgeschwindigkeits- und Hochleistungs-Elektronikprodukte kann diese Lösung ein viel effizienterer und kostengünstigerer Ansatz sein.

Referenzmaterial

High-speed PCB and System Design, Volumes 1 & 2, Lee Ritchey and John Zasio.

Power Bus Decoupling on Multilayer PCBs, by Todd Hubing, etal, IEEE Transactions on Electromagnetic Compatibility, Vol7, Number 2, May 1995.

Principles of Power Integrity for power Delivery System Design, Prentice Hall, Larry Smith and Eric Bogatin 2017.

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