• Keysight ermöglicht fortschrittliches Pre-Tapeout Halbleiter-Prototyping mit der Signalisierung eines digitalen Zwillings
  • Die Plattform bietet eine einzigartige Echtzeit-Entwicklungsumgebung, die das Risiko, die Kosten und den Zeitaufwand für das Prototyping und die Verifizierung von Halbleiterchips reduziert.

Böblingen, 16. Mai 2023 – Keysight Technologies hat eine neue Universal Signal Processing Architecture (USPA)-Prototyping-Plattform vorgestellt, die es Halbleiterunternehmen ermöglicht, ein vollständiges Chip-Prototyping und eine Verifizierung vor dem Tapeout in einer Echtzeit-Entwicklungsumgebung durchzuführen. Dabei werden digitale Zwillinge von vollständig konformen, standardbasierten Signalen integriert.

Der letzte Schritt im Prozess des Chipdesigns, das sogenannte Silizium-Tapeout, ist ein immer teureres Verfahren, das keinen Spielraum für Fehler im Design lässt. Wenn ein Design beim Tapeout scheitert, müssen die Chiphersteller mit einem neuen „Re-Spin“ wieder von vorn beginnen, was 12 Monate oder länger dauern kann. Diese Neuentwicklung bindet nicht nur wertvolle Forschungs- und Entwicklungsressourcen, sondern kann auch dazu führen, dass der Chiphersteller ein enges Zeitfenster für die Markteinführung verpasst.

Um das Risiko von Designfehlern und teuren Re-Spins zu reduzieren, bietet die USPA-Plattform von Keysight Chip-Entwicklern und Ingenieuren eine vollständige Signalisierung mittels digitaler Zwillinge, um Designs zu verifizieren, bevor sie in Silizium umgesetzt werden. Die USPA-Plattform bietet Entwicklern eine Alternative zu proprietären, kundenspezifischen Prototyping-Systemen, indem sie ultraschnelle Signalwandler mit einem leistungsstarken, vollständig modularen FPGA-Prototyping-System (Field-Programmable Gate Array) integriert.

Die einzigartige USPA-Prototyping-Plattform bietet die folgenden Vorteile:

  • Unterstützung der leistungsfähigsten optoelektronischen Entwicklungsprojekte, mit Digital-Analog-Wandler- (DAC) und Analog-Digital-Wandler- (ADC) Schnittstellen, die Signale mit voller Geschwindigkeit emulieren, bis zu 68 GS/s (ADC) und 72 GS/s (DAC).
  • Eine breite Palette von Ein- und Ausgangs-Schnittstellen, die sich für Anwendungen wie die 6G-Wireless-Entwicklung, digitale Hochfrequenzspeicher, moderne Physikforschung und Hochgeschwindigkeits-Datenerfassungsanwendungen wie Radar und Radioastronomie eignen.
  • Flexibilität mit zwei Konfigurationen, darunter ein vorkonfiguriertes System für Einkanal-Transceiver-Anwendungen und ein vollständig konfigurierbarer Satz modularer Komponenten, die zur Unterstützung einer breiten Palette von Ein- und Mehrkanalanwendungen kombiniert werden können. Darüber hinaus kann das vorkonfigurierte System mit zusätzlichen Komponenten erweitert werden, die die Modularität, Skalierbarkeit und kostengünstige Wiederverwendbarkeit der Plattformarchitektur nutzen.

Hong Jiang, CEO von Avance Semi, Inc. sagte: „Als wir mit der Arbeit an unserem ersten ASIC für den Markt der kohärenten Glasfaserkommunikation begannen, war uns klar, dass wir nur eine Chance haben würden, es richtig zu machen. Ein zweites Tapeout wäre sowohl enorm teuer als auch so zeitaufwendig, dass wir unser enges Zeitfenster bis zur Markteinführung verpassen könnten. Mit der USPA-Plattform von Keysight und unserem Ansatz zur Systemintegration können wir unser Design in Echtzeit optimieren und verifizieren, während es sich weiterentwickelt. Das ist wie ein ‚kostenloses Soft-Tapeout‘, das wir so oft wie nötig durchführen können. Dieser Ansatz spart Entwicklungszeit und Geld und erhöht gleichzeitig das Vertrauen in unser Design und den Zeitplan für die Produktfreigabe erheblich.“

Dr. Joachim Peerlings, Vice President und General Manager der Keysight Network and Data Center Solutions Group, sagte: „Keysight USPA beschleunigt die Chip-Entwicklung und verringert das Risiko. Damit bietet Keysight eine neue End-to-End-Lösung, die den Herausforderungen von Spitzendesigns in einer sehr kostspieligen Umgebung gerecht wird. Diese leistungsstarke Plattform gibt den Entwicklern einen digitalen Zwilling ihres zukünftigen Silizium-Bauteils an die Hand, sodass sie ihre Designs und Algorithmen vollständig validieren können, bevor sie die Kosten und Risiken eines Tapeouts auf sich nehmen.”

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